Erforscht werden invadierbare On-Chip-Kommunikationsnetze (sog. iNoCs) mit dem Ziel, die Vorhersagbarkeit von Ausführungseigenschaften von nebenläufigen Anwendungen zu erhöhen. Hierfür soll die Abbildung von Aktor-Modellen durch Hardware unterstützt werden. Engere Schranken für die Kommunikationslatenz sollen durch neue Circuit-Switching-Netze ermöglicht werden. Neben der Latenz sollen auch weitere nichtfunktionale Eigenschaften, insb. Sicherheit, Fehlertoleranz und Energieverbrauch untersucht werden. Weiterhin werden neue NoC-Topologien (3D NoCs) sowie Cache-Kohärenz untersucht.