Michael Witterauf › Lehrstuhl für Informatik 12

Dipl.-Inf. Michael Witterauf

Department Informatik (INF)
Lehrstuhl für Informatik 12 (Hardware-Software-Co-Design)

Raum 02.130
Cauerstr. 11
91058 Erlangen

Telefon: +49 9131 85-25157
Faxnummer: +49 9131 85-25149
E-Mail: michael.witterauf@fau.de
Webseite: https://www.cs12.tf.fau.de/person/michael-witterauf

Forschungsgebiete

Compilerentwurf
Hardwaredesign
Polyedermodell
Hardwaresimulation

Sonstige Interessen

L^AT_EX
Modernes C++ (C++11/14/17)
Testen von Software und Hardware
Linguistik (insbesondere bzgl. Deutsch, Englisch, Japanisch)

Parallele Systeme

Die folgenden Folien sind von mir selbst als Unterstützung für die jährlich stattfindende Übung zu Parallele Systeme erstellt worden und eignen sich deshalb nicht als alleinige Vorbereitung auf die Prüfung.

Übung 1: Performanzmaße, PRAM-Modell, Klassifizierung von Parallelrechnern	5. Mai 2017	PDF
Übung 2: Abhängigkeiten, Abhängigkeitsgraph, Bernstein-Bedingungen	19. Mai 2017	PDF
Übung 3: Netzwerkcharakteristika, Routing	6. Juli 2017	PDF
Übung 4: Performanz, Speedup	6. Juli 2017	PDF
Übung 5: Workload-Balancierung, Leistungsbewertung, Whetstone-Benchmark	6. Juli 2017	PDF
Übung 6: Routing in dynamischen Netzwerken	6. Juli 2017	PDF
Übung 7: Systems-on-Chip (SoCs)	6. Juli 2017	–
Übung 8: Regelmäßige Schaltungen	6. Juli 2017	PDF
Übung 9: Regelmäßige Schaltungen II	23. Juli 2017	PDF
Übung 10: Regelmäßige Algorithmen, Schleifentransformationen	23. Juli 2017	PDF

Grundlagen der Technischen Informatik

Die Übung zu den Grundlagen der Technischen Informatik wurde maßgeblich von mir mitgestaltet und illustriert das in der Vorlesung erworbene Wissen. Ein Beispiel dafür ist die Diskretisierung von Signalen, die im Folgenden an einem Beispielbild demonstriert wird. Durch Betätigen der beschrifteten Buttons lässt sich die Granularität der Abtastung (zeitliche Diskretisierung) und Quantisierung (Wertdiskretisierung) beeinflussen, um ein Gefühl für notwendige Bitbreiten zu bekommen. Konkret sind bei Bildern mit Abtastung die horizontale und vertikale Auflösung (hier beide gleich) und mit Quantisierung die Anzahl der Farben pro Farbkanal (also rot, grün, blau) gemeint.

Interessant ist zum Beispiel die Kombination einer Abtastung von 64 und einer Quantisierung von 2, da sie einen „GameBoy-artigen“ Look erzeugt. Die beiden Werte lassen sich wie folgt erklären: 64 ist die Anzahl der Schritte pro Zeile, mit denen das Bild abgetastet wird, sowie die Anzahl der Zeilen, mit denen das Bild abgetastet wird. Effektiv entsteht also ein 64×64-Pixel-Bild, das hier aber vergrößert dargestellt wird, um einen direkten Vergleich mit dem Original zu ermöglichen. 2 ist die Anzahl der Farben pro Kanal; die ursprünglichen Farben des Bildes (also der Wertebereich) werden auf lediglich 8 unterschiedliche Farben abgebildet. In dieser Diskretisierung benötigt das Bild gerade einmal 64*64*3 Bits, also etwa 1,5kB. Weil vor 20 bis 30 Jahren Speicher noch sehr teuer war, erklärt dies natürlich, wieso solche Formate damals oft, wie zum Beispiel beim GameBoy, verwendet wurden.

Weitere Informationen

seit April 2014	Wissenschaftlicher Mitarbeiter am Lehrstuhl für Informatik 12 (Hardware-Software-Co-Design), Friedrich-Alexander-Universität Erlangen-Nürnberg
2009 – 2013	Informatik- und Japanologiestudium an der Friedrich-Alexander-Universität Erlangen-Nürnberg
2008 – 2009	Auslandsjahr an der Kansai University, Osaka, Japan
2004 – 2008	Informatik- und Japanologiestudium an der Friedrich-Alexander-Universität Erlangen-Nürnberg
1984	Geboren in München

SS 2017	Multi-Core Architectures and Programming Parallele Systeme Grundlagen der Technischen Informatik
WS 2016/2017	Grundlagen der Technischen Informatik
SS 2016	Multi-Core Architectures and Programming Parallele Systeme Grundlagen der Technischen Informatik
WS 2015/2016	Grundlagen der Technischen Informatik
SS 2015	Multi-Core Architectures and Programming Parallele Systeme Grundlagen der Technischen Informatik
WS 2014/2015	Grundlagen der Technischen Informatik
SS 2014	Multi-Core Architectures and Programming Parallele Systeme

Publikationen

2020

Brand M., Witterauf M., Bosio A., Teich J.:
Anytime Floating-Point Addition and Multiplication – Concepts and Implementations
Conference on Application-specific Systems, Architectures and Processors (ASAP 2020) (Manchester, U.K., 6. Juli 2020 - 8. Juli 2020)
In: Proceedings of the 31st IEEE International Conference on Application-specific Systems, Architectures and Processors 2020
DOI: DOI 10.1109/ASAP49362.2020.00034
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Walter D., Witterauf M., Teich J.:
Real-time Scheduling of I/O Transfers for Massively Parallel Processor Arrays
18th ACM-IEEE International Conference on Formal Methods and Models for System Design, MEMOCODE 2020 (Jaipur, India, 2. Dezember 2020 - 4. Dezember 2020)
In: Proceedings of the 18th ACM-IEEE International Conference on Formal Methods and Models for System Design (MEMOCODE) 2020
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2019

Brand M., Witterauf M., Hannig F., Teich J.:
Anytime Instructions for Programmable Accuracy Floating-Point Arithmetic
ACM International Conference on Computing Frontiers 2019 (Alghero, Sardinia, 30. April 2019 - 2. Mai 2019)
DOI: 10.1145/3310273.3322833
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Brand M., Witterauf M., Sousa É., Tanase AP., Hannig F., Teich J.:
*-Predictable MPSoC Execution of Real-Time Control Applications Using Invasive Computing
In: Concurrency and Computation-Practice & Experience (2019)
ISSN: 1532-0626
DOI: 10.1002/cpe.5149
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Heidorn C., Witterauf M., Hannig F., Teich J.:
Efficient Mapping of CNNs onto Tightly Coupled Processor Arrays
In: Journal of Computers 14 (2019), S. 541-556
ISSN: 1796-203X
DOI: 10.17706/jcp.14.8.541-556
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Witterauf M., Hannig F., Teich J.:
Polyhedral Fragments: An Efficient Representation for Symbolically Generating Code for Processor Arrays
International Conference on Formal Methods and Models for System Design (MEMOCODE) (San Diego, 9. Oktober 2019 - 11. Oktober 2019)
In: Proceedings of the International Conference on Formal Methods and Models for System Design (MEMOCODE) 2019
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2018

Sousa É., Witterauf M., Brand M., Tanase AP., Hannig F., Teich J.:
Invasive Computing for Predictability of Multiple Non-functional Properties: A Cyber-Physical System Case Study
29th Annual IEEE International Conference on Application-specific Systems, Architectures and Processors (ASAP) (Milan, Italy, 10. Juli 2018 - 12. Juli 2018)
DOI: 10.1109/ASAP.2018.8445109
URL: https://ieeexplore.ieee.org/abstract/document/8445109/
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Witterauf M., Teich J.:
Run-time Requirement Enforcement for Loop Programs on Processor Arrays
16th ACM-IEEE International Conference on Formal Methods and Models for System Design (MEMOCODE) (Peking, 15. Oktober 2018 - 17. Oktober 2018)
In: ACM, IEEE (Hrsg.): Proceedings of the 16th ACM-IEEE International Conference on Formal Methods and Models for System Design (MEMOCODE) 2018
DOI: 10.1109/MEMCOD.2018.8556911
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2017

Tanase AP., Witterauf M., Teich J., Hannig F.:
Symbolic Multi-Level Loop Mapping of Loop Programs for Massively Parallel Processor Arrays
In: ACM Transactions on Embedded Computing Systems 17 (2017), S. 31:1-31:27
ISSN: 1539-9087
DOI: 10.1145/3092952
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Witterauf M., Hannig F., Teich J.:
Constructing Fast and Cycle-Accurate Simulators for Configurable Accelerators Using C++ Templates
Symposium on Rapid System Prototyping (Seoul, South Korea, 19. Oktober 2017 - 20. Oktober 2017)
In: Proceedings of the Symposium on Rapid System Prototyping 2017
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2016

Lari V., Weichslgartner A., Tanase AP., Witterauf M., Khosravi F., Teich J., Heißwolf J., Friederich S., Becker J.:
Providing Fault Tolerance Through Invasive Computing
In: it - Information Technology 58 (2016), S. 309-238
ISSN: 1611-2776
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Tanase AP., Witterauf M., Sousa É., Lari V., Hannig F., Teich J.:
LoopInvader: A Compiler for Tightly Coupled Processor Arrays
Design, Automation and Test in Europe (DATE) (Dresden, 14. März 2016 - 18. März 2016)
In: Tool presentation at the University Booth 2016
URL: https://www.date-conference.com/system/files/file/date16/ubooth/37913.pdf
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Witterauf M., Tanase AP., Hannig F., Teich J.:
Modulo Scheduling of Symbolically Tiled Loops for Tightly Coupled Processor Arrays
IEEE International Conference on Application-specific Systems, Architectures and Processors (ASAP) (London, 6. Juli 2016 - 8. Juli 2016)
In: Proceedings of the 27th IEEE International Conference on Application-specific Systems, Architectures and Processors (ASAP) 2016
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2015

Lari V., Tanase AP., Teich J., Witterauf M., Khosravi F., Hannig F., Meyer B.:
A co-design approach for fault-tolerant loop execution on Coarse-Grained Reconfigurable Arrays
NASA/ESA Conference on Adaptive Hardware and Systems, AHS 2015 (Montreal, 15. Juni 2016 - 18. Juni 2015)
In: Proceedings of the 2015 NASA/ESA Conference on Adaptive Hardware and Systems 2015
DOI: 10.1109/AHS.2015.7231157
BibTeX: Download
Tanase AP., Witterauf M., Hannig F., Teich J.:
Symbolic loop parallelization for balancing I/O and memory accesses on processor arrays
ACM/IEEE International Conference on Formal Methods and Models for Codesign, MEMOCODE 2015 (Austin, 21. September 2015 - 23. September 2015)
In: Proceedings of the 13th ACM-IEEE International Conference on Formal Methods and Models for System Design (MEMOCODE) 2015
DOI: 10.1109/MEMCOD.2015.7340486
BibTeX: Download
Tanase AP., Witterauf M., Teich J., Hannig F., Lari V.:
On-demand fault-tolerant loop processing on massively parallel processor arrays
26th IEEE International Conference on Application-Specific Systems, Architectures and Processors, ASAP 2015 (Toronto, 27. Juli 2015 - 29. Juli 2015)
In: In Proceedings of the 26th IEEE International Conference on Application-specific Systems, Architectures and Processors (ASAP) 2015
DOI: 10.1109/ASAP.2015.7245734
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Teich J., Lari V., Tanase AP., Witterauf M., Khosravi F., Meyer B.:
Techniques for on-demand structural redundancy for massively parallel processor arrays
In: Journal of Systems Architecture 61 (2015), S. 615-627
ISSN: 1383-7621
DOI: 10.1016/j.sysarc.2015.10.004
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Witterauf M., Tanase AP., Hannig F., Teich J.:
Adaptive Fault Tolerance in Tightly Coupled Processor Arrays with Invasive Computing
11th International Summer School on Advanced Computer Architecture and Compilation for High-Performance and Embedded Systems (ACACES) (Fiuggi, 12. Juli 2015 - 18. Juli 2015)
In: Proceedings of the 11th International Summer School on Advanced Computer Architecture and Compilation for High-Performance and Embedded Systems (ACACES) 2015
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Witterauf M., Tanase AP., Teich J., Lari V., Zwinkau A., Snelting G.:
Adaptive fault tolerance through invasive computing
NASA/ESA Conference on Adaptive Hardware and Systems, AHS 2015 (Montreal, 15. Juni 2016 - 18. Juni 2015)
In: Proceedings of the 2015 NASA/ESA Conference on Adaptive Hardware and Systems 2015
DOI: 10.1109/AHS.2015.7231155
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2014

Tanase AP., Witterauf M., Teich J., Hannig F.:
Symbolic inner loop parallelisation for massively parallel processor arrays
12th ACM/IEEE International Conference on Methods and Models for System Design, MEMOCODE 2014 (Lausanne, 19. Oktober 2014 - 21. Oktober 2014)
In: Proceedings of the 12th ACM-IEEE International Conference on Formal Methods and Models for System Design (MEMOCODE) 2014
DOI: 10.1109/MEMCOD.2014.6961865
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