Forschungsgebiete

• Compilerentwurf
• Hardwaredesign
• Polyedermodell
• Hardwaresimulation

Sonstige Interessen

• L^AT_EX
• Modernes C++ (C++11/14/17)
• Testen von Software und Hardware
• Linguistik (insbesondere bzgl. Deutsch, Englisch, Japanisch)

Parallele Systeme

Die folgenden Folien sind von mir selbst als Unterstützung für die jährlich stattfindende Übung zu Parallele Systeme erstellt worden und eignen sich deshalb nicht als alleinige Vorbereitung auf die Prüfung.

Übung 1: Performanzmaße, PRAM-Modell, Klassifizierung von Parallelrechnern	5. Mai 2017	PDF
Übung 2: Abhängigkeiten, Abhängigkeitsgraph, Bernstein-Bedingungen	19. Mai 2017	PDF
Übung 3: Netzwerkcharakteristika, Routing	6. Juli 2017	PDF
Übung 4: Performanz, Speedup	6. Juli 2017	PDF
Übung 5: Workload-Balancierung, Leistungsbewertung, Whetstone-Benchmark	6. Juli 2017	PDF
Übung 6: Routing in dynamischen Netzwerken	6. Juli 2017	PDF
Übung 7: Systems-on-Chip (SoCs)	6. Juli 2017	–
Übung 8: Regelmäßige Schaltungen	6. Juli 2017	PDF
Übung 9: Regelmäßige Schaltungen II	23. Juli 2017	PDF
Übung 10: Regelmäßige Algorithmen, Schleifentransformationen	23. Juli 2017	PDF

Grundlagen der Technischen Informatik

Die Übung zu den Grundlagen der Technischen Informatik wurde maßgeblich von mir mitgestaltet und illustriert das in der Vorlesung erworbene Wissen. Ein Beispiel dafür ist die Diskretisierung von Signalen, die im Folgenden an einem Beispielbild demonstriert wird. Durch Betätigen der beschrifteten Buttons lässt sich die Granularität der Abtastung (zeitliche Diskretisierung) und Quantisierung (Wertdiskretisierung) beeinflussen, um ein Gefühl für notwendige Bitbreiten zu bekommen. Konkret sind bei Bildern mit Abtastung die horizontale und vertikale Auflösung (hier beide gleich) und mit Quantisierung die Anzahl der Farben pro Farbkanal (also rot, grün, blau) gemeint.

Interessant ist zum Beispiel die Kombination einer Abtastung von 64 und einer Quantisierung von 2, da sie einen „GameBoy-artigen“ Look erzeugt. Die beiden Werte lassen sich wie folgt erklären: 64 ist die Anzahl der Schritte pro Zeile, mit denen das Bild abgetastet wird, sowie die Anzahl der Zeilen, mit denen das Bild abgetastet wird. Effektiv entsteht also ein 64×64-Pixel-Bild, das hier aber vergrößert dargestellt wird, um einen direkten Vergleich mit dem Original zu ermöglichen. 2 ist die Anzahl der Farben pro Kanal; die ursprünglichen Farben des Bildes (also der Wertebereich) werden auf lediglich 8 unterschiedliche Farben abgebildet. In dieser Diskretisierung benötigt das Bild gerade einmal 64*64*3 Bits, also etwa 1,5kB. Weil vor 20 bis 30 Jahren Speicher noch sehr teuer war, erklärt dies natürlich, wieso solche Formate damals oft, wie zum Beispiel beim GameBoy, verwendet wurden.

Weitere Informationen

Publikationen

2017

• Witterauf M., Hannig F., Teich J.:
  Constructing Fast and Cycle-Accurate Simulators for Configurable Accelerators Using C++ Templates
  Symposium on Rapid System Prototyping (Seoul, South Korea, 10/19/17 - 10/20/17)
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• Tanase AP., Witterauf M., Teich J., Hannig F.:
  Symbolic Multi-Level Loop Mapping of Loop Programs for Massively Parallel Processor Arrays
  In: ACM Transactions on Embedded Computing Systems (2017)
  ISSN: 1539-9087
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2016

• Lari V., Weichslgartner A., Tanase AP., Witterauf M., Khosravi F., Teich J., Heißwolf J., Friederich S., Becker J.:
  Providing Fault Tolerance Through Invasive Computing
  In: it - Information Technology 58 (2016), S. 309-238
  ISSN: 1611-2776
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• Tanase AP., Witterauf M., Sousa É., Lari V., Hannig F., Teich J.:
  LoopInvader: A Compiler for Tightly Coupled Processor Arrays
  Design, Automation and Test in Europe (DATE) (Dresden, 03/14/16 - 03/18/16)
  URL: https://www.date-conference.com/system/files/file/date16/ubooth/37913.pdf
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• Witterauf M., Tanase AP., Hannig F., Teich J.:
  Modulo Scheduling of Symbolically Tiled Loops for Tightly Coupled Processor Arrays
  IEEE International Conference on Application-specific Systems, Architectures and Processors (ASAP) (London, 07/06/16 - 07/08/16)
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2015

• Tanase AP., Witterauf M., Teich J., Hannig F., Lari V.:
  On-demand fault-tolerant loop processing on massively parallel processor arrays
  26th IEEE International Conference on Application-Specific Systems, Architectures and Processors, ASAP 2015 (Toronto, 07/27/15 - 07/29/15)
  DOI: 10.1109/ASAP.2015.7245734
  URL: https://www.scopus.com/inward/record.url?partnerID=HzOxMe3b&scp=84955587475&origin=inward
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• Witterauf M., Tanase AP., Hannig F., Teich J.:
  Adaptive Fault Tolerance in Tightly Coupled Processor Arrays with Invasive Computing
  11th International Summer School on Advanced Computer Architecture and Compilation for High-Performance and Embedded Systems (ACACES) (Fiuggi, 07/12/15 - 07/18/15)
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• Teich J., Lari V., Tanase AP., Witterauf M., Khosravi F., Meyer B.:
  Techniques for on-demand structural redundancy for massively parallel processor arrays
  In: Journal of Systems Architecture 61 (2015), S. 615-627
  ISSN: 1383-7621
  DOI: 10.1016/j.sysarc.2015.10.004
  URL: https://www.scopus.com/inward/record.url?partnerID=HzOxMe3b&scp=84948454064&origin=inward
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• Tanase AP., Witterauf M., Hannig F., Teich J.:
  Symbolic loop parallelization for balancing I/O and memory accesses on processor arrays
  ACM/IEEE International Conference on Formal Methods and Models for Codesign, MEMOCODE 2015 (Austin, 09/21/15 - 09/23/15)
  DOI: 10.1109/MEMCOD.2015.7340486
  URL: https://www.scopus.com/inward/record.url?partnerID=HzOxMe3b&scp=84960946293&origin=inward
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• Witterauf M., Tanase AP., Teich J., Lari V., Zwinkau A., Snelting G.:
  Adaptive fault tolerance through invasive computing
  NASA/ESA Conference on Adaptive Hardware and Systems, AHS 2015 (Montreal, 06/15/16 - 06/18/15)
  DOI: 10.1109/AHS.2015.7231155
  URL: https://www.scopus.com/inward/record.url?partnerID=HzOxMe3b&scp=84962551408&origin=inward
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• Lari V., Tanase AP., Teich J., Witterauf M., Khosravi F., Hannig F., Meyer B.:
  A co-design approach for fault-tolerant loop execution on Coarse-Grained Reconfigurable Arrays
  NASA/ESA Conference on Adaptive Hardware and Systems, AHS 2015 (Montreal, 06/15/16 - 06/18/15)
  DOI: 10.1109/AHS.2015.7231157
  URL: https://www.scopus.com/inward/record.url?partnerID=HzOxMe3b&scp=84962503563&origin=inward
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2014

• Tanase AP., Witterauf M., Teich J., Hannig F.:
  Symbolic inner loop parallelisation for massively parallel processor arrays
  12th ACM/IEEE International Conference on Methods and Models for System Design, MEMOCODE 2014 (Lausanne, 10/19/14 - 10/21/14)
  DOI: 10.1109/MEMCOD.2014.6961865
  URL: https://www.scopus.com/inward/record.url?partnerID=HzOxMe3b&scp=84916613307&origin=inward
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